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AT24C128B
cycles, (c) create another start bit followed by stop bit condition as shown below. The device is
ready for next communication after above steps have been completed.
Figure 6-3.
Software Reset
Start bit
Dummy Clock Cycles
Start bit
Stop bit
SCL
1
2
3
8
9
SDA
Figure 6-4.
Bus Timing
t F
t HIGH
t R
SCL
t LOW
t LOW
t SU.STA
t HD.STA
t HD.DAT
t SU.DAT
t SU.STO
SDA IN
Figure 6-5.
SCL
SDA OUT
Write Cycle Timing
t AA
t DH
t BUF
SDA
8th BIT
ACK
WORDn
(1)
t wr
STOP
CONDITION
START
CONDITION
Note:
1. The write cycle time t WR is the time from a valid stop condition of a write sequence to the end of the internal clear/write cycle.
7
5296A–SEEPR–1/08
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